Criação e validação de uma arquitetura de hardware - ChipCFlow

Durante o mestrado no ICMC-USP, participei do projeto ChipCFlow, que é coordenado pelo Professor Dr. Jorge Luiz e Silva. Aqui, eu projetei e implementei em VHDL uma arquitetura de hardware com paralelismo de baixo nível para execução de grafos de fluxo de dados. Essa arquitetura foi feita pensando-se em FPGAs Xilinx, capazes de reconfiguração dinâmica e parcial em tempo de execução.

Para validar a arquitetura proposta, foi comparada a execução de um simples algoritmo Fibonacci iterativo em uma arquitetura ChipCFlow e em um CPU Core 2 Duo. O resultado apontou que o algoritmo foi executado na arquitetura ChipCFlow em um FPGA Virtex 2 (50 MHz) em um tempo absoluto inferior ao CPU Core 2 Duo (2 GHz), mesmo com a enorme diferença de clocks dos sistemas.